HD6432147SW datasheet(161/1140 Pages) RENESAS

161 / 1140 page

割込みコントローラ

128

5.2.5

IRQ ステータスレジスタ（ISR）

IRQ7F

R/(W)*

IRQ6F

R/(W)*

IRQ5F

R/(W)*

IRQ4F

R/(W)*

IRQ3F

R/(W)*

IRQ0F

R/(W)*

IRQ2F

R/(W)*

IRQ1F

R/(W)*

ビット

初期値

R/W

【注】* フラグをクリアするための0ライトのみ可能です。

：

ISR

は 8 ビットのリード／ライト可能なレジスタで、IRQ7∼IRQ0 割込み要求のステー

タス表示を行います。

ISR

はリセットまたはハードウェアスタンバイモード時に、H'00 に初期化されます。

ビット 7∼0：IRQ7∼IRQ0 フラグ（IRQ7F∼IRQ0F）

IRQ7

∼IRQ0 割込み要求のステータスの表示を行います。

ビット n

説明

IRQnF

［クリア条件］

（初期値）

（1）IRQnF＝1 をリードした後、0 をライトしたとき

（2）Low レベル検出設定（IRQnSCB＝IRQnSCA＝0）の状態かつ IRQn 入力

が High レベルの状態で、割込み例外処理を実行したとき*

（3）立ち下がりエッジ、立ち上がりエッジ、両エッジ検出設定時

（IRQnSCB＝1、または IRQnSCA＝1）の状態で IRQn 割込み例外処理

を実行したとき*

［セット条件］

（1）Low レベル検出設定（IRQnSCB＝IRQnSCA＝0）の状態で IRQn 入力が

Low

レベルになったとき

（2）立ち下がりエッジ検出設定時（IRQnSCB＝0、IRQnSCA＝1）の状態で

IRQn 入力に立ち下がりエッジが発生したとき

（3）立ち上がりエッジ検出設定時（IRQnSCB＝1、IRQnSCA＝0）の状態で

IRQn 入力に立ち上がりエッジが発生したとき

（4）両エッジ検出設定時（IRQnSCB＝IRQnSCA＝1）の状態で IRQn 入力に

立ち下がり、または立ち上がりエッジが発生したとき

（n＝7∼0）

【注】

DTC

を内蔵した製品において下記の設定で使用すると、対象フラグビットはクリア条

件となる例外処理を実行しても自動クリアはされず、ビットは 1 のままとなります。

（1）DTCEA3 ＝1 にセットした場合（ADI を割込み要因に設定）、IRQ4F フラグの自

動クリア

HD6432147SW Datasheet(PDF) 161 Page - Renesas Technology Corp

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