TMS320VC5409GGU datasheet(7/89 Pages) TI

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Figures

April 1999 − Revised February 2004

SPRS082E

List of Figures

Figure

Page

2−1

GGU Package (Bottom View)

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2−2

PGE Package (Top View)

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3−1

TMS320VC5409 Functional Block Diagram

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3−2

Software Wait-State Register (SWWSR) [Memory-Mapped Register (MMR) Address 0028h]

. . .

3−3

Software Wait-State Configuration Register (SWCR) [MMR Address 002Bh]

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3−4

Bank-Switching Control Register (BSCR) [MMR Address 0029h]

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3−5

Memory Map

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3−6

Extended Program Memory

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3−7

5409 HPI Memory Map

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3−8

Pin Control Register (PCR)

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3−9

Sample Rate Generator Register 2 (SRGR2)

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3−10

TMS320VC5409 DMA Memory Map

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3−11

IFR and IMR Registers

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5−1

3.3-V Test Load Circuit

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5−2

Internal Oscillator With External Crystal

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5−3

External Divide-by-Two Clock Timing

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5−4

External Multiply-by-One Clock Timing

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5−5

Memory Read

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5−6

Memory Write

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5−7

Parallel I/O Port Read

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5−8

Parallel I/O Port Write

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5−9

Memory Read With Externally Generated Wait States

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5−10

Memory Write With Externally Generated Wait States

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5−11

I/O Read With Externally Generated Wait States

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5−12

I/O Write With Externally Generated Wait States

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5−13

HOLD and HOLDA Timings

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5−14

Reset and BIO Timings

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5−15

Interrupt Timing

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5−16

MP/MC Timing

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5−17

IAQ and IACK Timings

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5−18

XF Timing

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5−19

TOUT Timing

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5−20

McBSP Receive Timings

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5−21

McBSP Transmit Timings

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5−22

McBSP General-Purpose I/O Timings

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