+3V/+5V, Low-Power, 8-Bit Octal DAC

with Rail-to-Rail Output Buffers

______________________________________________________________________________________

11

CS

SCLK

INSTRUCTION

EXECUTED

DIN

DACA

X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0

DATA FROM PREVIOUS DATA INPUT

X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0

X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0

DACA

X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0

DATA FROM PREVIOUS DATA INPUT

X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0

X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0

DOUT

MODE 1

DOUT

MODE 0

(DEFAULT)

Figure 1. 3-Wire Interface Timing

SCLK

CS

DIN

DOUT

LDAC

Figure 2. Detailed Serial-Interface Timing Diagram