SPC572L64F2 datasheet(6/112 Pages) STMICROELECTRONICS

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SPC572Lx

6/112

DocID027866 Rev 5

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Figure 1.

Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

Figure 2.

Periphery allocation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

Figure 3.

80-pin QFP configuration (top view) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Figure 4.

100-pin QFP configuration (top view) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Figure 5.

I/O input DC electrical characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Figure 6.

Weak pull-up electrical characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Figure 7.

I/O output DC electrical characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

Figure 8.

Start-up reset requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

Figure 9.

Noise filtering on reset signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

Figure 10.

PLL integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

Figure 11.

Test circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

Figure 12.

Input equivalent circuit (Fast SARn channels) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

Figure 13.

Input equivalent circuit (SARB channels) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Figure 14.

LFAST and MSC/DSPI LVDS timing definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

Figure 15.

Power-down exit time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Figure 16.

Rise/fall time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Figure 17.

LVDS pad external load diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

Figure 18.

Voltage regulator capacitance connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

Figure 19.

Voltage monitor threshold definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Figure 20.

JTAG test clock input timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

Figure 21.

JTAG test access port timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

Figure 22.

JTAG JCOMP timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

Figure 23.

JTAG boundary scan timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

Figure 24.

Nexus event trigger and test clock timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

Figure 25.

Nexus TDI/TDIC, TMS/TMSC, TDO/TDOC timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Figure 26.

DSPI CMOS master mode – classic timing, CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

Figure 27.

DSPI CMOS master mode – classic timing, CPHA = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

Figure 28.

DSPI PCS strobe (PCSS) timing (master mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

Figure 29.

DSPI CMOS master mode – modified timing, CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . 82

Figure 30.

DSPI CMOS master mode – modified timing, CPHA = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . 82

Figure 31.

DSPI PCS strobe (PCSS) timing (master mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

Figure 32.

DSPI LVDS and CMOS master timing – output only – modified transfer format MTFE = 1,

CHPA = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Figure 33.

DSPI Slave Mode - Modified transfer format timing (MFTE = 0/1) — CPHA = 0 . . . . . . . . 86

Figure 34.

DSPI Slave Mode - Modified transfer format timing (MFTE = 0/1) — CPHA = 1 . . . . . . . . 87

Figure 35.

RMII serial management channel timing diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Figure 36.

RMII receive signal timing diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

Figure 37.

RMII transmit signal timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

Figure 38.

eTQFP80 – STMicroelectronics package mechanical drawing . . . . . . . . . . . . . . . . . . . . . 92

Figure 39.

eTQFP100 – STMicroelectronics package mechanical drawing . . . . . . . . . . . . . . . . . . . . 95

Figure 40.

Product code structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

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