TMS320VC5407 datasheet(6/110 Pages) TI

6 / 110 page

Contents

November 2001 − Revised April 2004

SPRS007D

Section

Page

3.13

Universal Asynchronous Receiver/Transmitter (UART)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13.1

UART Accessible Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13.2

FIFO Control Register (FCR)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13.3

FIFO Interrupt Mode Operation

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13.4

FIFO Polled Mode Operation

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13.5

Interrupt Enable Register (IER)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13.6

Interrupt Identification Register (IIR)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13.7

Line Control Register (LCR)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13.8

Line Status Register (LSR)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13.9

Modem Control Register (MCR)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13.10

Programmable Baud Generator

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.14

General-Purpose I/O Pins

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.14.1

McBSP Pins as General-Purpose I/O

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.14.2

HPI Data Pins as General-Purpose I/O

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.15

Device ID Register

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.16

Memory-Mapped Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.17

McBSP Control Registers and Subaddresses

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.18

DMA Subbank Addressed Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.19

Interrupts

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.19.1

IFR and IMR Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Documentation Support

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4.1

Device and Development-Support Tool Nomenclature

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Electrical Specifications

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.1

Absolute Maximum Ratings

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.2

Recommended Operating Conditions

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.3

Electrical Characteristics Over Recommended Operating Case Temperature

Range (Unless Otherwise Noted)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.4

Package Thermal Resistance Characteristics

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.5

Timing Parameter Symbology

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.6

Internal Oscillator With External Crystal

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.7

Clock Options

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5.7.1

Divide-By-Two and Divide-By-Four Clock Options

. . . . . . . . . . . . . . . . . . . . . . . . . . .

5.7.2

Multiply-By-N Clock Option (PLL Enabled)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.8

Memory and Parallel I/O Interface Timing

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.8.1

Memory Read

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.8.2

Memory Write

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.8.3

I/O Read

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.8.4

I/O Write

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.9

Ready Timing for Externally Generated Wait States

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.10

HOLD and HOLDA Timings

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.11

Reset, BIO, Interrupt, and MP/MC Timings

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.12

Instruction Acquisition (IAQ) and Interrupt Acknowledge (IACK) Timings

. . . . . . . . . . . . . . . . .

5.13

External Flag (XF) and TOUT Timings

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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