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TMS320VC5407 Datasheet(PDF) 10 Page - Texas Instruments |
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10 / 110 page  Tables 10 November 2001 − Revised April 2004 SPRS007D List of Tables Table Page 2−1 Terminal Assignments for the 144-Pin BGA Package 16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−2 Signal Descriptions 18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−1 Standard On-Chip ROM Layout 25 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−2 Processor Mode Status (PMST) Register Bit Fields 29 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−3 Software Wait-State Register (SWWSR) Bit Fields 31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−4 Software Wait-State Control Register (SWCR) Bit Fields 31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−5 Bank-Switching Control Register (BSCR) Fields 32 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−6 Bus Holder Control Bits 33 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−7 Sample Rate Input Clock Selection 38 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−8 Clock Mode Settings at Reset 39 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−9 DMD Section of the DMMCRn Register 44 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−10 DMA Reload Register Selection 47 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−11 DMA Interrupts 48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−12 DMA Synchronization Events 48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−13 DMA/CPU Channel Interrupt Selection 49 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−14 UART Reset Functions 51 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−15 Summary of Accessible Registers 52 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−16 Receiver FIFO Trigger Level 53 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−17 Interrupt Control Functions 55 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−18 Serial Character Word Length 55 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−19 Number of Stop Bits Generated 56 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−20 Baud Rates Using a 1.8432-MHz Clock 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−21 Baud Rates Using a 3.072-MHz Clock 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−22 Device ID Register (CSIDR) Bit Functions 60 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−23 CPU Memory-Mapped Registers 61 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−24 Peripheral Memory-Mapped Registers for Each DSP Subsystem 62 . . . . . . . . . . . . . . . . . . . . . . . . . . 3−25 McBSP Control Registers and Subaddresses 63 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−26 DMA Subbank Addressed Registers 64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−27 Interrupt Locations and Priorities 66 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−1 Thermal Resistance Characteristics 72 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−2 Input Clock Frequency Characteristics 72 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−3 Clock Mode Pin Settings for the Divide-By-2 and By Divide-by-4 Clock Options 73 . . . . . . . . . . . . . . 5−4 Divide-By-2 and Divide-by-4 Clock Options Timing Requirements 74 . . . . . . . . . . . . . . . . . . . . . . . . . . 5−5 Divide-By-2 and Divide-by-4 Clock Options Switching Characteristics 74 . . . . . . . . . . . . . . . . . . . . . . . 5−6 Multiply-By-N Clock Option Timing Requirements 75 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−7 Multiply-By-N Clock Option Switching Characteristics 75 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−8 Memory Read Timing Requirements 76 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−9 Memory Read Switching Characteristics 76 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−10 Memory Write Switching Characteristics 79 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−11 I/O Read Timing Requirements 81 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−12 I/O Read Switching Characteristics 81 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−13 I/O Write Switching Characteristics 83 . . . . . . . . . . . . . . . . . . . . . . . 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